Senior RTL & SoC Design Engineer – Hybrid in Gdańsk

Senior RTL & SoC Design Engineer – Hybrid in Gdańsk

Gdańsk Pełny etat 135000 - 165000 zł / rok (szac.) Hybrydowo
C

W skrócie

  • Zadania: Prowadź projektowanie RTL i mikroarchitektur w zaawansowanych blokach SoC.
  • Firma: Capgemini Engineering - lider w branży inżynieryjnej.
  • Benefity: Elastyczny model pracy, konkurencyjne wynagrodzenie i możliwości rozwoju zawodowego.
  • Pozostałe informacje: Idealna rola dla pasjonatów technologii z możliwością pracy hybrydowej.
  • Dlaczego ta praca: Pracuj nad innowacyjnymi projektami w dynamicznym środowisku technologicznym.
  • Kwalifikacje: 7+ lat doświadczenia w projektowaniu cyfrowym oraz umiejętności współpracy.

Przewidywane wynagrodzenie mieści się w przedziale 135000 - 165000 zł za rok.

Capgemini Engineering is seeking a Senior Digital Design expert to lead RTL u Arch for advanced So C blocks in the semiconductor space.

You will design microarchitectures and guide verification and front-end teams across a hybrid work model.

Requires 7+ years in digital design, strong Verilog/VHDL, System Verilog a plus, and familiarity with Cadence Genus, Synopsys DC or Fusion Compiler.

MS/Ph D preferred; excellent collaboration skills.

#J-18808-Ljbffr

Senior RTL & SoC Design Engineer – Hybrid in Gdańsk – pracodawca: Capgemini Engineering

Capgemini Engineering to wiodący światowy dostawca usług inżynieryjnych, który oferuje wyjątkowe możliwości rozwoju kariery w dynamicznym środowisku. Pracując z najnowszymi technologiami i platformami, będziesz miał dostęp do ponad 70 ścieżek szkoleniowych oraz certyfikacji, co pozwoli Ci na ciągły rozwój zawodowy. Nasza kultura pracy opiera się na różnorodności i inkluzji, a elastyczny model pracy hybrydowej umożliwia dostosowanie obowiązków do Twojego stylu życia.

C

Dane kontaktowe:

Zespół rekrutacyjny Capgemini Engineering

Naszym zdaniem te umiejętności pozwolą ci błyszczeć jako Senior RTL & SoC Design Engineer – Hybrid in Gdańsk

RTL Design
Microarchitecture Design
Verilog
VHDL
SystemVerilog
Cadence Genus
Synopsys DC