Senior FPGA/ASIC Logic Design Engineer – Remote in Katowice

Senior FPGA/ASIC Logic Design Engineer – Remote in Katowice

Katowice Pełny etat 96750 - 118250 zł / rok (szac.) Hybrydowo
C

W skrócie

  • Zadania: Projektuj moduły RTL o wysokiej wydajności i niskim opóźnieniu z SystemVerilog.
  • Firma: Ciklum - innowacyjna firma technologiczna z międzynarodowym zespołem.
  • Benefity: Elastyczne opcje pracy zdalnej, konkurencyjne wynagrodzenie i możliwości rozwoju zawodowego.
  • Pozostałe informacje: Dynamiczne środowisko z doskonałymi możliwościami rozwoju kariery.
  • Dlaczego ta praca: Pracuj nad nowoczesnymi platformami FPGA/ASIC i wpływaj na przyszłość technologii.
  • Kwalifikacje: Doświadczenie w projektowaniu logicznym oraz umiejętność współpracy w zespole.

Przewidywane wynagrodzenie mieści się w przedziale 96750 - 118250 zł za rok.

Ciklum is seeking a Senior Logic Design Engineer in Poland to advance next-generation FPGA/ASIC platforms.

You will design high-performance, low-latency RTL modules with System Verilog and collaborate with architects, verification, software, and hardware teams in an international setting.

Responsibilities include lifecycle design, timing optimization, and IP integration, with a focus on CDC-aware, high-speed interfaces.

#J-18808-Ljbffr

Senior FPGA/ASIC Logic Design Engineer – Remote in Katowice – pracodawca: Ciklum

Ciklum to doskonały pracodawca, który oferuje wyjątkowe możliwości rozwoju w dynamicznym środowisku technologicznym. Pracując jako Senior Agentic Engineer w Polsce, będziesz częścią zespołu, który wspiera innowacyjne projekty dla globalnych klientów, a także korzysta z elastyczności pracy zdalnej oraz dostępu do szkoleń i certyfikacji. Nasza kultura oparta na współpracy i otwartości sprzyja wymianie pomysłów i ciągłemu doskonaleniu, co czyni nas idealnym miejscem dla profesjonalistów pragnących rozwijać swoje umiejętności i wpływać na przyszłość technologii.

C

Dane kontaktowe:

Zespół rekrutacyjny Ciklum

Naszym zdaniem te umiejętności pozwolą ci błyszczeć jako Senior FPGA/ASIC Logic Design Engineer – Remote in Katowice

SystemVerilog
RTL Design
FPGA Design
ASIC Design
Timing Optimization
IP Integration
CDC-aware Design